概念から実運用へ：RTL検証のための自動化されたLLM支援UVMマシン

概要: 検証は、集積回路（IC）開発における主要なボトルネックであり、全開発努力のほぼ70%を消費している。構造化された再利用可能なテストベンチにより検証効率を向上させるため、ユニバーサル検証手法（UVM）は業界で広く利用されているが、これらのテストベンチを構築し、十分な刺激（stimuli）を生成することは依然として困難である。これらの課題は、必要となる相当量の手作業によるコーディング工数、複数のEDAツールを繰り返し手動で実行すること、そして複雑な設計を扱うために深いドメイン知識が必要であることに起因している。ここでは、UVM^2を提案する。これは、大規模言語モデル（LLM）を活用してUVMテストベンチを生成し、さらにカバレッジのフィードバックを用いて反復的に改良する、自動化された検証フレームワークである。これにより、厳格な検証基準を維持しつつ、手作業の負担を大幅に削減できる。UVM^2を評価するために、最大1.6K行のコードからなるレジスタ転送レベル（RTL）設計を含むベンチマークスイートを導入する。結果として、UVM^2は経験豊富なエンジニアと比較してテストベンチのセットアップ時間を最大UVM^2だけ削減し、平均コードカバレッジおよび関数カバレッジはそれぞれ87.44%および89.58%を達成し、最先端の手法に対してそれぞれ20.96%および23.51%上回った。