シリコン対応ニューラルネットワーク
arXiv cs.CV / 2026/4/22
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要点
- この論文は、Differentiable Logic Gate Networks（DLGN）をデジタルCMOSの標準セル・ライブラリへ「1対1」でゲートレベル実装へ変換する方法を提案しています。
- モデルが標準セルの面積情報に基づいて「ニューロンあたりの回路面積」を最小化するよう促す損失関数を新たに提案し、これにより間接的に消費電力の削減も狙えるとしています。
- SkyWater 130nmプロセスでDLGNをカスタム・ハードマクロとしてレイアウトし、Cadence標準セルライブラリとポストレイアウト電力解析まで行うことで、シリコンでの実装を初めて示しています。
- シミュレーション上では、MNISTで97%の精度を達成し、41.8百万回/秒の分類を83.88mWで実行できると報告されています。
- 全体として、DLGNを実際の標準セルプロセスに向けて性能とハードウェア効率の両面から最適化できる可能性を示しています。
