要約: SystemVerilog Assertions（SVAs）はハードウェア検証にとって極めて重要です。最近の研究では汎用のLLMsを活用して自然言語の特性をSVAsに翻訳する（NL2SVA）ことが行われていますが、データ不足のため性能は低いです。我々は高品質な実世界のSVAコーパスの不足とNL-SVAの意味的等価性を判断する信頼できる方法の欠如という二つの課題に取り組むデータ合成フレームワークを提案します。前者には、大規模なオープンソースのRTLを用いてLLMsが実世界のSVAを生成するガイドとし、後者には双方向翻訳をデータ選択の手法として用います。合成データを用いて、CodeV-SVAという一連のSVA生成モデルを訓練します。特に、CodeV-SVA-14BはFunc.@1においてNL2SVA-Humanで75.8％、NL2SVA-Machineで84.0％を達成し、GPT-5やDeepSeek-R1といった高度なLLMsと肩を並べるか、それを上回る水準に達しています。
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