UCAgent: ブロックレベルの機能検証のためのエンドツーエンド・エージェント

arXiv cs.AI / 2026/3/30

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要点

本論文は、機能検証がIC開発における主要なボトルネックであり、従来の制約付きランダム手法や形式手法は今日の設計複雑性に対して容易にスケールできないと主張している。
LLMの限界（検証コード生成における低精度、多段ワークフロー間での脆さ、仕様／カバレッジ／テスト成果物にまたがる一貫性の喪失）を克服することを目的とした、ブロックレベルの機能検証のためのエンドツーエンド・エージェントUCAgentを提案する。
UCAgentは、LLMが生成するVerilog/SystemVerilogの検証コードへの依存を減らすために、PickerとToffeeを用いた純粋なPythonによる検証環境を構築する。
このアプローチには、31段階の設定可能なきめ細かなワークフローが含まれており、各LLM主導ステップは自動チェッカによって検証される。さらに、生成成果物の追跡可能性を高めるためのVerification Consistency Labeling Mechanism（VCLM）も導入する。
UART、FPU、整数ディバイダ・モジュールに関する実験では、最大98.5%のコードカバレッジ、最大100%の機能カバレッジ、そして従来未特定だった設計欠陥の発見が報告されている。

Abstract

機能検証は、現代のIC開発サイクルにおいて依然として重要なボトルネックであり、多くのプロジェクトで総開発時間の約70%を占めています。しかし、制約付きランダム検証や形式検証を含む従来の手法では、現代の半導体設計の複雑さの増大に追随することが難しくなっています。一方で、近年の大規模言語モデル（LLM）の進歩は、コード生成やタスク自動化において有望な結果を示しているものの、エンドツーエンドの機能検証自動化の実現を妨げる重大な課題があります。これらの課題には、(i) Verilog/SystemVerilog の検証コード生成における精度の制限、(ii) 複雑で多段階の検証ワークフローを実行する際における LLM の脆さ、(iii) ワークフロー全体にわたって、仕様・カバレッジモデル・テストケース間の検証整合性を維持することの難しさ、が含まれます。これらの課題に対処するため、我々は3つの中核メカニズムに基づいてハードウェアのブロックレベル機能検証をエンドツーエンドで自動化するエージェントである UCAgent を提案します。第一に、LLM が生成した SystemVerilog の検証コードに依存しないために、Picker と Toffee を用いて純粋な Python の検証環境を構築します。第二に、LLM を導くための設定可能な31段階のきめ細かな検証ワークフローを導入し、各段階は自動チェックアによって検証されます。さらに、Verification Consistency Labeling Mechanism（VCLM）を提案し、LLM によって生成された成果物に階層ラベルを付与することで、検証の信頼性と追跡可能性を向上させます。実験結果は、UCAgent が UART、FPU、整数ディバイダの各モジュールを含む複数のモジュールに対して、エンドツーエンドの自動検証を完了できることを示しています。最大 98.5% のコードカバレッジ、最大 100% の機能カバレッジを達成します。また、UCAgent は現実的な設計において、これまで未特定だった設計欠陥も発見しており、その実用的な可能性を示しています。