概要: 大規模言語モデルにおける最近の進歩によりコード生成は改善されましたが、ハードウェア記述言語での利用はいまだ限られています。さらに、これらのモデルの学習データやテストベンチはしばしば不足しています。本論文は、多エージェントモデルを用いて高品質な微調整（ファインチューニング）データ向けのテストベンチを生成するワークフローを提示します。テストベンチ作成を自動化することで、仕様からVerilogへのタスク向けに微調整されたモデルは、洗練されたVerilogEval v2 ベンチマーク上で、より少ない学習データを使用しつつ、最先端の手法と同等の性能を達成します。本研究は、LLMベースのHDL生成および自動検証に関する今後の取り組みの基盤を提供するものです。
データ効率の高いファインチューニングとテストベンチ自動化によるLLMベースのVerilogコード生成の探究
arXiv cs.AI / 2026/4/20
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要点
- 本論文は、LLMはコード生成を改善してきた一方で、Verilogなどのハードウェア記述言語（HDL）への適用は依然として限定的だと指摘しています。
- テストベンチをマルチエージェントモデルで自動生成し、訓練データやテストベンチが不足しがちな状況でも質の高いファインチューニング用データを作るワークフローを提案しています。
- ファインチューニング後、仕様からVerilogへのタスクで、refined VerilogEval v2ベンチマーク上の性能が最先端手法と同等の水準に達することを示しています。
- さらに、従来より少ない学習データで同等性能を実現でき、今後のHDL生成や自動検証に向けた基盤となることを述べています。
