FPGAにデプロイされた微分可能ロジックゲートネットワークのリソース利用状況

要旨: オンエッジ機械学習（ML）はしばしば、小型モデルの知能を最大化しつつ、推論を実行するために必要な回路サイズと電力をミニチュア化することを目指します。これらの要求を満たすべく、微分可能論理ゲートネットワーク（Differentiable Logic Gate Networks: LGN）は、従来の二値ニューラルネットワークと比べて必要なリソースを削減しながら、ナノ秒スケールの予測速度を実証してきました。これらの利点がある一方で、LGNパラメータと、それにより得られるハードウェア合成特性との間のトレードオフは十分に特性化されていません。そこで本論文では、Field Programmable Gate Arrays（FPGA）向けに合成されるLGNの深さと幅を変化させたとき、電力、リソース利用、推論速度、そしてモデル精度の間のトレードオフを検討します。結果から、LGNの最終層がタイミングとリソース使用量を最小化するうえで重要であることが明らかになりました（すなわち28 ext{ } decrease）。この層は、加算（summing）操作の論理サイズを決定するからです。タイミングおよびルーティングの制約のもとでは、最終層が狭い場合に限って、より深く広いLGNをFPGA向けに合成できます。さらに、Look Up Tables（LUT）が一定数与えられたFPGA向けの基準となるLGNアーキテクチャをMLエンジニアが選択するのに役立つ追加のトレードオフも提示します。