回路混雑予測のためのヘテロジニアスグラフを用いた論理表現と物理レイアウト表現の統合

要旨：超大規模集積（VLSI）設計がサイズと複雑さを増すにつれて、レイアウト検証は現代の電子設計自動化（EDA）ワークフローの中心的な課題となっている。実務上、混雑は詳細なルーティングの後でしか正確に識別できず、従来の検証は時間とコストがかかる。したがって、初期段階の混雑予測を可能にし、ルーティングの反復回数を減らすことを目的とした学習ベースのアプローチが検討されている。しかし、従来の手法はネットリストの結線情報とレイアウト特徴の両方を組み込んでいるにもかかわらず、それらを緩く結合した方法でモデル化し、主に数値的な混雑推定を出力する。本研究は VeriHGN を提案する。強化されたヘテロジニアスグラフに基づく検証フレームワークで、回路部品と空間グリッドを単一のリレーショナル表現に統合し、論理的意図と物理的実現の相互作用をより忠実にモデル化できる。ISPD2015、CircuitNet-N14、CircuitNet-N28 を含む産業ベンチマークでの実験は、予測精度と相関指標の点で最先端手法を一貫して上回る改善を示している。