TSMCやimecが0.7ナノ半導体へ成果、2030年代のCFET量産に現実味

次世代トランジスタ技術「CFET」が進展した。微細化が限界に達しているロジック半導体において、デバイスの3次元化によりさらなる性能向上を目指す。台湾積体電路製造（TSMC）やimecがCFETの動作や製造プロセスに関する成果を発表。量産化への課題は残るものの、2030年代早期の実用化を目指し、着実に歩を進めている。

　最先端のトランジスタ構造「ゲート・オール・アラウンド（GAA）ナノシート」の後継と目されるCFET（Complementary FET）技術について大きな進展が見られた。CPU（中央演算処理装置）やGPU（画像処理半導体）などのロジック半導体のさらなる高集積化や高性能化の手段になることが期待できる。

　2024年12月の「IEDM 2024」ではTSMCが2nm（ナノメートル）世代技術を、2025年6月の「2025 Symposium on VLSI Technology ＆ Circuits（VLSIシンポジウム）」では米Intel（インテル）が2nm世代相当の「Intel 18A」技術を発表し、大きな注目を集めた。

　今回のIEDMでは残念ながら、ロジック半導体の新しい技術世代のプラットフォームを発表する論文はなかった。代わりに、TSMCやベルギーimec（アイメック）が2030年代前半の実用化が想定されるCFETに関する最新の成果を発表した（図1）。

図1　TSMCの発表では立ち見が出るほど参加者が詰めかけた（写真：日経クロステック）

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　TSMCは今回、n（電子伝導型）MOSとp（正孔伝導型）MOSを縦に積層したCFETで発振回路（リングオシレーター）を初めて動作させるとともに、世界最小面積のSRAMビットセルの動作を確認した。「First Demonstration of CFET Ring Oscillator and SRAM Bit-Cell Functionality at Gate Pitch Smaller Than 48 nm for Future Logic and SRAM Technology」（論文番号2-5）と題して発表した。

　先端ロジック半導体では横方向のスケーリング（微細化）は困難を極めており、デバイスの3次元化は技術的に必然といえる。半導体業界にとってCFETの実現はさらなる高集積化と高性能化のために必須の課題となる。

　トランジスタの構造はFinFET（フィンFET）からGAAナノシートへの移行が始まったばかりだ。ただし国際技術ロードマップ「IRDS（International Roadmap for Devices and Systems）」は、2031年ごろのA7（7オングストローム＝0.7nm）世代でCFETが導入されると予想している。それほど遠い将来ではない。